1.与时钟有关的概念理想的时钟模型是占空比为50％，周期固定的方波。
Tclk是一个时钟周期，T1是高脉冲宽度，T2是低脉冲宽度，Tclk = T1 + T2。
占空比定义为高脉冲宽度与周期之比，即T1 / Tclk。
图1理想时钟波形建立时间（Tsu）：是指时钟上升沿到来之前数据必须保持稳定的时间；保持时间（Th）：指时钟上升沿到来后数据必须保持稳定的时间。
如图2所示。
图2建立和保持时间需要在时钟的上升沿锁存数据，然后该数据必须在时钟的上升沿的建立时间和保持时间期间保持稳定。
上面列举的是理想的时钟波形，实际时钟信号的分析要比这复杂得多。
时钟本身也有一些不确定性，例如时钟抖动（jitter）和时钟偏斜（sknew）。
时钟的边沿变化不能始终是理想的瞬变。
它将具有从高到低或从低到高的变化过程。
实际情况如图3所示。
时钟信号的边沿变化的不确定时间称为时钟偏斜（clockskew）。
返回到先前定义的建立时间和保持时间。
严格来说，建立时间应为Tsu + T1，保持时间应为Th + T2。
图3时钟抖动模型时钟分析的起点是源寄存器（reg1），终点是目的寄存器（reg2）。
时钟和其他信号的传输将有延迟。
在图4中，从时钟源到源寄存器的时钟信号传输延迟定义为Tc2s，到目标寄存器的传输延迟定义为Tc2d，时钟网络延迟定义为Tc2d与Tc2s之差即Tskew = Tc2d-Tc2s。
图4时钟偏斜的寄存器传输模型图5是时钟偏斜模型的波形表示。
图5时钟偏斜clk的波形图是源时钟，可以认为是理想的时钟模型。
clk_1是从时钟发送到源寄存器reg1的波形（延迟Tc2s），clk_2是从时钟发送到目的寄存器reg2的波形（延迟Tc2d）。
data_1是源寄存器reg1中数据的传输波形，data_2是目的寄存器reg2中数据的传输波形。
图6数据和时钟之间的关系原始标题：与时钟相关的概念文章来源：[微信公众号：FPGA主页]欢迎您关注！请指出转载文章的来源。