你知道吗？通过手动选择频段，可以将锁定时间从4.5 ms的典型值缩短到360μs的典型值。
本文以高度集成的解调器和频率合成器ADRF6820为例，向您展示如何手动选择频带以缩短PLL锁定时间。
第一：PLL锁定PLL锁定过程包括两个步骤：通过内部环路自动选择频带（粗调）。
在寄存器配置期间，PLL首先根据内部环路进行切换和配置。
然后，算法将驱动PLL以找到正确的VCO频带。
通过外循环进行微调。
PLL切换到外部环路。
鉴相器和电荷泵与外部环路滤波器一起形成一个闭环，以确保PLL锁定在所需的频率。
校准大约需要94,208个相位频率检测器（PFD）周期；对于30.72 MHz fPFD，这相当于3.07 ms。
第二：PLL锁定时间根据上述步骤完成校准后，PLL的反馈操作会将VCO锁定到正确的频率。
锁定速度取决于非线性循环滑移行为。
PLL的总锁定时间包括两个部分：VCO频段校准时间和PLL周期滑动时间。
VCO频段校准时间仅取决于PFD频率； PFD频率越高，锁定时间越短。
PLL周期滑动时间由实现的环路带宽确定。
当环路带宽比PFD频率窄时，小数N /整数N频率合成器将具有周跳。
PFD输入端的相位误差累积得太快，而PLL来不及校正。
电荷泵会暂时以错误的方向吸入电荷，从而大大缩短了锁定时间。
如果PFD频率与环路带宽之比增加，则周期转差将增加；反之，则增加。
对于给定的PFD周期，增加环路带宽将缩短周期滑动时间。
因此，在使用自动校准模式时，总锁定时间对于某些应用程序可能会太长。
本文提出了一种通过手动选择频带来显着缩短锁定时间的方案。
步骤如下：1按照表1所示的寄存器初始化顺序启动设备。
默认情况下，芯片工作在自动频段校准模式。
根据所需的LO频率设置寄存器0x02，寄存器0x03和寄存器0x04。
表1.寄存器初始化序列2读取锁定检测（LD）状态位。
如果LD为1，则表示VCO已锁定。
＆amp; nbsp; 3通过串行外设接口（SPI）读回寄存器0x46的位[5：0]。
假设其值为A，则将系统中所需的本振频率对应的所有寄存器值保存到EEPROM中。
由此可以确定频率和相关寄存器值的表（见表2）。
表2.查找表4为了缩短LD时间，ADRF6820处于手动频带选择模式，并使用在步骤3中收集的数据进行手动编程。
手动编程步骤如下：将寄存器0x44设置为0x0001：禁用频带选择算法；将寄存器0x45的位7设置为1，以将VCO频带源设置为已保存的频带信息，而不是来自频带计算算法的信息。
使用步骤3中记录的寄存器值将寄存器0x45中的位[6：0]置1；否则，将其设置为0。
通过寄存器0x22的位[2：0]选择合适的VCO频率范围（见表3）；表3. VCO频率范围根据所需频率更新寄存器0x02，寄存器0x03和寄存器0x04。
寄存器0x02设置分频器INT值，即VCO频率/ PFD的整数部分。
寄存器0x03设置分频器FRAC值，即（VCO频率/ PFD-INT）×MOD;寄存器0x04设置分频器MOD值，即PFD /频率分辨率。
监视LD以检查频率是否锁定。
例如，PFD = 30.72 MHz，LO = 1600 MHz。
表4.手动频段校准寄存器序列图1和图2分别显示了自动频段校准模式和手动频段校准模式下的锁定检测时间。
在图2中，第1行的高电平（锁定检测）表明PLL已锁定。
线2（LE）代表LE引脚，并且是触发信号。
注意：锁定检测时间必须从低到高读取。
图1.在自动频段校准模式下的锁定时间，用信号源分析仪测试图2.在手动频段校准模式下的锁定时间，在自动频段校准模式下用示波器测试，锁定时间约为4.5 ms；手动频段校准模式锁定时间约为360μs。
数据的测量条件是20 kHz环路滤波器带宽和250μA电荷泵电流c